针对FPGA优化的高分辨率时间数字转换阵列电路
介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。在Altera公司的FPGA上验证表明，本时间数字转换阵列可达1.73 ns的时间分辨率。转换阵列具有占用资源少，可重用性高，可以作为IP核方便地移植到其他设计中。
文件下载
评论信息
其他资源
- C# UDP 单点 广播 组播 最简单代码例子 适合移植到自己工程
- 拓实TS628-v2.5.0.bin
- 基于matlab的车牌识别系统设计
- 西门子2017最新授权Sim_EKB_Install_2017_04_01
- 电动机的单片机控制 第4版[王晓明 2016.1]_清晰版.pdf
- 火焰检测传感器程序与原理图下载
- linux qt4.7 v4l2 YUV(YUYV) mmap 显示视频 可直接编译
- 基于高光谱成像的蓝莓内部品质检测 特征波长选择方法研究
- SAR_雷达影像处理源代码
- 南邮数字信号处理历年真题及答案（2003~2014年）
- CAD 基于C#.Net 检查线自相交
- socket网络编程
- 生日密码字典（1941-2025！31046）.txt
- 关于vs web的界面设计
- resources_zh_CN_idea2019.jar
- (北大青鸟winform 项目)图书馆管理系统
- vnc viewer 5.10 汉化破解版
- 阿里云OSS附件存储 5.2
- 人工智能 A算法 九宫格 启发式搜索
- linux学习资料(收集了很久)
- hid设备读写源码(vc)
- 商人过河c语言源程序
- 通讯录管理系统（java）
- android高仿QQ登陆界面Demo
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明