基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例
包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过，能够正确运行和仿真。
文件下载
评论信息
其他资源
- 风速威布尔分布
- Windows7无人值守应答文件.rar
- 基于WiFi信号的相关论文资源
- LabVIEW虚拟电子秤
- CropYield_DL.py
- 广告公司管理软件专业版9.2破解版最新2017
- 微信小程序源码下载 微信小程序源码下载 2000套微信小程序源码
- Hacker's Delight(2nd) 无水印pdf
- labview连接操作泰克示波器范例
- 大学计算机导论教案
- C++学生成绩管理系统 2018
- MLX90621驱动程序及中英文参考手册
- element-ui css
- 油画美术背景.rar
- 毕业答辩-phpmysql学生成绩查询系统(源代码论文).rar
- Principles of Robot Motion Theory, Algorithms, and Implementations
- STM8S固件库
- Visual Basic.NET自动化系统监控.(范逸之.文字版.代码部分)
- 无线键盘原理图要的可下
- 基于Qt5.9.1(MSVC) PJSIP网络电话源代码，带pjsip2.8 lib库,保证正常编译运行
- 学生教务管理系统
- OpenGL烟花程序代码
- ADC0809模数转换器的使用详解与程序
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明