搜索【全减器】的结果

矿大数电实验设计实例

几个简单实例的设计，包括三人抢答器、八位彩灯、M序列发生器、60、24、十二归一等电路设计。

2023-04-26 10:32:31 2MB 三人抢答器设计、八位彩灯、全减器...

1

数电multisim仿真 MSI 组合功能件的应用(全减器设计)

使用一个 3 线-8 线译码器和与非门设计一个 1 位二进制全减器，画出设计逻辑图，检测并记录电路功能。

2022-05-23 14:03:56 121KB 数电实验 仿真

vhdl硬件设计语言四输入表决器电路二位二进制乘法器电路一位二进制全减器等源代码及仿真波形 MAX plus II 仿真波形

2022-04-05 17:10:33 274KB vhdl 二进制乘法器 二进制全减器 四输入表决器

1

mulitisim全减器电路

基于multisim设计的一个“全减器电路”（输入为两个1位二进制数及来自于低位的进位，输出本位差和向高位的借位。）

2021-12-06 15:46:19 191KB 数字电路 数电实验

1

EDA全减器程序设计代码实验报告

eda全减器的程序设计代码，内有实验截图，模拟结果，是一份简短精悍的实验报告。

2021-11-22 21:40:12 81KB eda 全减器 代码

1

用多种方案设计1位全减器电路

数电基础，用多种方案设计1位全减器电路。

2021-11-19 22:39:49 17KB 1位全减器电路 数电 真值表 文章

1

EDA技术与应用电子信息类 quartus仿真工程文件

2021-10-23 09:03:40 3.32MB D触发器 全减器 可加减控制的50进制加减计数器 EDA上机报告

1

基于Verilog结构化建模的16位的全减器

代码是基于Verilog结构化建模的16位的全减器；设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

2021-10-22 11:25:18 2KB verilog 全减器 减法器 结构化建模

1

verilong语言8位全减器

8位全减器，verilong8位全减器8位全减器8位全减器8位全减器8位全减器8位全减器8位全减器

2021-10-07 15:29:41 259B verilong

1

全减器仿真

用Multisim进行的全减器仿真，文件内为原理图的设计

2021-07-12 15:07:33 279KB 全减器

1