两课时的流水线处理器，超标量处理器，VLIW微结构介绍

RISCV_VHDL 简单的RV32I指令集流水线处理器核心的开发代码将以VHDL编写。 RV32I-基本整数指令集，32位寄存器

流水线处理器 用于模拟单核 5 级流水线处理器的 C 代码。

Pipeline-processor：基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器，采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断（提前判断也可以），在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断，并取消 IF 阶段指令。 分支和跳转指令做如下扩充：分支指令（ beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设，可以根据设定周期产生外部中断，通过该定时器触发

北航计组课设P5代码，已通过 请不要直接照搬，北航课设查重，一旦抄袭零分处理 1. 处理器应支持 MIPS-lite2 指令集。 MIPS-lite2={ addu, subu, ori, lw, sw, beq, lui, j, jal, jr, nop } 2. 处理器为流水线设计。

支持22条MIPS指令用Verilog编写的流水线处理器，处理思想为流水线设计

用verilog实现的mips流水线处理器的源代码，包括控制器、算术逻辑单元ALU、数据存储器、指令存储器、寄存器堆、外设单元以及