设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真，后仿真结果表明该锁相环芯片性能指标良好：工作电压1.8 V，调频范围为1.24~2.95 GHz，输出时钟中心频率为2.56 GHz，锁定时间小于2 μs，相位抖动约为1.7 ps。
2022-08-01 16:30:06
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时钟频率的不断提高使相位噪声和抖动在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。
2021-06-11 18:02:40
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