使用VHDL实现10进制减法计数器，有以下功能：
（1）开发平台为ISE14.7
（2）代码已例化，分为顶层文件和三个模块：分频器、计数器、数码管。
（3）计数器具有清零和置数的功能。
2021-06-07 13:43:09
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