Specification for I3C Basic ；Version 1.1.1； 9 June 2021 MIPI I3C Basic是功能强大、灵活、高效的MIPI I3C接口[MIPI02]的一个功能简化、低复杂度的版本，适用于广泛的设备互连应用，包括传感器和内存接口 MIPI I3C Basic is a feature-reduced, lower-complexity version of the powerful, flexible, and efficient MIPI I3C interface [MIPI02], suitable for a broad range of device interconnect applications including sensor and memory interfacing. I3C协议是基于I2C和SPI的协议升级版，为DDR而生，能够兼容I2C,且支持更高的带宽和更低的功率，支持中断功能支持热加入支持错误校验支持仲裁 ### I3C协议V1.1.1版本详解 #### I3C协议概述 I3C（Improved Inter-Integrated Circuit）协议是由MIPI联盟制定的一种新型串行总线标准，旨在提供比现有I2C和SPI协议更高性能、更高效能的解决方案。I3C协议在继承了I2C的基本架构的同时，还引入了许多新的特性，使得其不仅能够兼容I2C设备，还能在带宽、功耗管理以及系统灵活性等方面表现出色。 #### 版本介绍 I3C Basic V1.1.1版本是在2021年6月9日发布的，这是MIPI联盟为满足日益增长的高性能计算需求而推出的最新版本。此版本进一步优化了协议规范，并增加了多项新功能，提高了设备间的通信效率及可靠性。 #### I3C Basic协议特点 **1. 功能简化** MIPI I3C Basic是一种功能简化版的I3C接口，相比于完整的I3C标准，它降低了实现的复杂度，使其更适合于广泛的设备互连应用。 **2. 高效性** I3C协议支持高速传输模式，数据传输速率最高可达12.5Mbps（基本模式），甚至可以达到48MHz（快速模式）。这大大提高了与外围设备通信的速度，尤其是对于需要频繁读写操作的应用场景，如DDR5内存模块等。 **3. 兼容性** I3C协议向下兼容I2C标准，这意味着现有的I2C设备无需修改即可直接接入I3C总线。此外，I3C还支持I2C设备的地址自动分配，简化了系统的配置过程。 **4. 功耗管理** I3C协议支持动态电源管理机制，可以通过软件控制设备进入低功耗模式，从而显著降低整体功耗。这对于电池供电的移动设备尤为重要。 **5. 中断支持** 与传统的I2C相比，I3C支持中断功能，这意味着当有中断发生时，主机可以直接通过总线接收中断信号，而无需周期性地轮询各个设备的状态。这一特性极大地提升了系统的响应速度和效率。 **6. 热插拔** I3C协议支持热插拔功能，即设备可以在不关闭系统的情况下进行插入或移除操作。这对于实时性要求较高的应用场景非常有用，因为它避免了因更换设备而导致的系统中断问题。 **7. 错误检测与校正** 为了提高数据传输的可靠性，I3C协议提供了CRC校验码来检测数据传输过程中可能发生的错误。这种机制确保了数据的完整性，减少了错误重传的可能性。 **8. 仲裁机制** I3C协议中的仲裁机制允许多个主机同时访问总线，但在某一时刻只能有一个主机控制总线。当多个主机尝试同时发送数据时，仲裁机制会确定哪个主机优先获得总线控制权，从而避免数据冲突。 #### 应用领域 由于I3C协议的这些特性，它特别适合用于需要高速数据传输和低功耗运行的应用场景，如： - **传感器接口**：例如图像传感器、温度传感器等。 - **内存接口**：特别是DDR5等高速内存模块。 - **移动设备**：智能手机、平板电脑等，因其对功耗和体积有着严格要求。 - **物联网设备**：智能家居、工业自动化等领域中的小型传感器节点。 I3C Basic V1.1.1版本以其高效、灵活的特点，为嵌入式系统设计者提供了一种更优秀的通信协议选择，有助于构建更加可靠、节能的系统。

内容概要：本文档详细介绍了由Synopsys公司开发的DesignWare Cores DDR5/4 内存控制器的数据手册。内容涵盖了产品的概述、特性（如性能特性、功耗节省功能）、时钟与复位要求、支持的标准、系统接口及地址映射等内容。特别提及了DDR4与DDR5特有的功能及其编程方法，以及针对关键命令和操作的解释和编程指导。还讨论了故障检测机制，诸如致命的CA奇偶校验错误及其处理方式。 适合人群：硬件设计人员、嵌入式系统开发者、内存子系统的工程师和技术负责人。对于需要深入了解DDR4/DDR5内存控制器设计和应用的人士尤其有价值。 使用场景及目标：本文档可用于帮助用户全面理解DesignWare DDR内存控制器的操作流程与参数设置，为正确地集成并优化控制器到具体项目提供了详尽的技术参考和支持。目标是确保在实际应用场景中充分发挥内存控制器的优势，实现高效的存储管理和访问速度。 阅读建议：由于涉及众多技术细节与专业术语，在阅读过程中可能需要对照提供的附录章节进行进一步理解和研究。建议读者结合具体的实验环境逐步验证所学到的概念和方法论，尤其是关于初始化序列部分。

This annex describes the serial presence detect (SPD) values for all DDR5 memory modules. To allow for maximum flexibility as devices evolve, SPD fields described in this document may support device configuration and timing options that are not included in the JEDEC DDR5 SDRAM data sheet (JESD79-5). Please refer to DRAM supplier data sheets or JESD79-5 to determine the compatibility of components.

JEDEC 正式版 DDR5 内存规范，全492页。本标准文档定义了DDR5 SDRAM规范，包括特性、功能、AC和DC特性、封装和球/信号分配。基于DDR4标准（JESD79-4）和DDR、DDR2、DDR3和LPDDR4标准（JESD79、JESD79-2、JESD79-3和JESD209-4）。

包括DDR2、DDR3、DDR4、DDR5规范，此外还有测试指导、layout指导，硬件设计指导。

This publication describes the serial presence detect (SPD) values for all DDR5 memory modules. In this context, “modules” applies to memory modules like traditional Dual In-line Memory Modules (DIMMs) or solder-down motherboard applications. The SPD data provides critical information about all modules on the memory channel and is intended to be use by the system's BIOS in order to properly initialize and optimize the system memory channels. The storage capacity of the SPD non-volatile memory is

新增的功能旨在满足行业对改善系统可靠性的需求，包括有界故障纠错支持、软包后修复（sPPR）撤销和锁定、内存内置自检包后修复（MBIST和mPPR）、自适应RFM以及MR4扩展。 JESD79-5A将DDR5的时序定义和传输速度扩展到6400MT/s（DRAM核心时序）和5600MT/s（IOAC时序），使业界能够建立一个高达5600MT/s的生态系统。

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This standard defines the specifications of interface parameters, signaling protocols, and features for DDR5 Serial Presence Detect EEPROM with Hub function (SPD5 Hub) and integrated Temperature Sensor (TS) as used for memory module applications. The Hub feature allows isolation of a local bus from a Controller host bus. The designation SPD5118 or generic term SPD5 Hub refers to the devices specified by this standard.