根据系统的设计要求，综合计时电路可分为计秒电路、计分电路、计时电路、计星期电路、计日电路、计月电路、计年电路等7个子模块，这7个子模块必须都具有预置、计数和进位功能，设计思想如下：
（1）计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。
（2）计分电路、计时电路：其设计思想与计秒电路类似。
（3）计星期电路：将计时电路产生的进位脉冲信号作为计星期电路的计数时钟信号，待计数至7瞬间，计星期电路返回1重新开始计数。
（4）计日电路：将计时电路产生的进位脉冲信号作为计日龟路的计数时钟信号，
2021-12-24 15:44:35
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5 s定时单元的VHDL源程序
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