一个压缩包,里面含有 Verilog源码和课设报告两个文件夹 源码有六个实验 1/2分频器 触发器 全加器 8位比较器 等 还有个自选题存储器 实验报告 包括实验目的,实验题目,实验要求,仿真图分析,实验心得等 直接就可以用了
2022-06-17 01:39:41
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华中科技大学Verilog实验报告及完整源代码，可以直接用，全部本人编写。源代码文件名称在报告中有交代，仿真截图和原理图都有。直接用vivado2015.2打开即可。
2021-09-11 23:11:00
2.03MB
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