从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。
2021-05-29 21:32:48
485B
1
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
2021-05-29 14:16:02
27KB
1
任务：
1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。
2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。
图6 5×5阵列乘法器
要求：
1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。
2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。
3、通过指示灯或者数码管显示为输入和输出的数据。
2021-05-26 10:21:01
2.23MB
1