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单周期 CPU 设计

内含内个子模块的详细代码还有仿真程序都是运行通过的

2019-12-21 21:11:35 7KB 单周期 CPU

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CPU设计与实践 ISE工程文件（直接可运行）

CPU设计与实践 ISE工程文件（直接可运行）自以为做的非常好

2019-12-21 21:08:08 1.41MB CPU 代码 ISE 工程文件

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单周期CPU设计

中山大学计组实验单周期CPU设计实验报告及项目代码

2019-12-21 21:06:43 2.73MB 计组实验

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CPU设计（QuartusⅡ）

简单的CPU设计，采用QuartusⅡ软件实现。压缩包中有每个元件的设计，也有最终的CPU（压缩包中名为middle）

2019-12-21 20:59:51 1.76MB CPU，指令集，流水线，QuartusⅡ

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多周期CPU设计vivado工程文件

用vivado打开，可以直接进行运行，是计算机组成原理实验课的实验作业，运行有效，都是可以直接跑的过程，不包含basys3板

2019-12-21 20:55:02 1.36MB vivado 计组 多周期CPU verilog

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vivado简单流水线cpu设计

计算机组成简单流水线cpu的设计 1.解决数据冒险和结构冒险 2.实现周期结束后各阶段的锁存 3.实现内部前推

2019-12-21 20:52:33 2.5MB cpu vivado verilog

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单周期CPU设计与Verilog实现

单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。另外需要看波形图的，点击仿真，调节相关参数即可

2019-12-21 20:45:45 655KB CP verilog single computer

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基于MIPS架构的单周期CPU设计

自己写的，基于MIPS架构的单周期CPU。。

2019-12-21 20:32:16 691KB MIPS FPGA 单周期 CPU

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基于vhdl的cpu设计

基于vhdl的cpu设计,使用quartus2编写的，有详细的设计代码和说明文档，以及使用的说明实例

2019-12-21 20:14:20 3.66MB vhdl cpu设计 quartu

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使用硬连线控制器的CPU设计

计算机组成原理课程设计——使用硬连线控制器的CPU设计，其中的VHDL语言代码

2019-12-21 20:07:03 8KB VHDL 控制器 CPU

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