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VHDL uart

VHDL uart 利用模块化设计程序可读性强

2021-11-01 19:13:45 129KB VHDL

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基于VHDL语言的数字频率计的设计方案

本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。

2021-10-31 22:19:00 526KB VHDL语言 数字频率计 设计文章

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基于vhdl的UART的ip核

基于vhdl的UART的ip核,带16字节的fifo,好用!

2021-10-31 20:59:14 98KB UART IP

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vhdl中char与std_logic_vector类型转换函数

vhdl中char与std_logic_vector类型转换函数，在标准的IEEE库中没有的东东。有些特殊的情况下特别有用哦。

2021-10-31 18:53:15 25KB vhdl char std_logic_vector 类型转换

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用VHDL语言实现的ALU

这个ALU用了三种描述方法来进行描述，分别为行为描述，数据流描述，结构描述，同时这个ALU实现的功能就是74181的功能

2021-10-31 18:16:06 1.82MB VHDL 74181 ALU

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vhdl流水灯设计

1.实现按顺序点亮 2.实现间隔点亮 3.实现追逐点亮 4.实现闪亮

2021-10-31 11:29:40 9.09MB VHDL ; 流水灯

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lcd12864的VHDL程序

lcd12864的VHDL程序lcd12864的VHDL程序

2021-10-31 11:10:16 49KB lcd12864的VHDL程序

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8-bits并行扰码器和解扰器 VHDL

用VHDL写的8-bits并行扰码器和解扰器，包含test-bench文件

2021-10-30 20:14:55 1.94MB VHDL

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巴克码检测的VHDL验证

首先是用stream.vhd产生数据流，然后用parser并串转换，接下来判决。div用于解决stream与parser工作速率不匹配的问题。顶层设计文件是barcker。tb是测试向量testbench。所用软件为quartus，modelsim用于仿真。

2021-10-30 10:23:44 4KB 巴克码 VHDL

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FPGA实现FIR滤波器的VHDL程序

FPGA实现FIR滤波器的VHDL程序，quartus开发，有仿真数据和波形，下载到电路板里实测通过

2021-10-29 19:47:35 1.1MB FIR VHDL FPGA

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