4个Lane的Aurora仿真+chip2chip+ethernet

QuartusII与ModelSim快速入门材料，通过一个简单的例子来让读者了解软件的操作和使用,适合入门的小伙伴使用。

基于quartusii和modelsim的verilog入门案例源码 基础实验_01_多路复用器 ：4通道8位带三态输出 基础实验_02_多路解复用器 ：4通道8位带三态输出 基础实验_03_编码器 ：8位输入3位输出编码器 基础实验_04_优先编码器 ：8位输入3位输出高位优先 基础实验_05_译码器 ：3位输入8位输出译码器 基础实验_06_优先译码器 ：优先译码器 ..........................................................................

Altera FPGA-CPLD设计 基础篇 (第2版）清晰版

针对多端全景摄像机在视频图像拼接过程中的耗时长的问题，探索采用一种设计方法，通过从算法和系统优化设计入手，采用简化的SIFT算法，并且将FPGA平台与此算法计算分离，转而由ARM来承担图像配准参数的计算，由FPGA平台依据参数结果进行全景视频图像的拼接。本文涉及了应用FPGA系统设计实现对具体参数的接收、计算和对视频图像的缩放、平移以及最终的仿真调试等。实验表明：全景视频图像经过这种方法拼接后能实时显示在屏幕上且效果良好。

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051 IP核开发，很好的学习资料。

STM32IAP使用Ymode协议，使用主机串口给从机更新。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

ise modelsim联合仿真示例工程，FIFO写数据，读数据指示到LED上。

关于Vivado安装、生成bit文件以及烧录FPGA的简要流程说明

本例是FPGA平台上的测度系统，含ADC，UART模块，上位机控制