### 计组练习题知识点解析 #### 题目一：主存储结构分析与设计题 **题目背景：** 某半导体存储器总容量为7k×8位，其中包括ROM区和RAM区。ROM区为4k×8位，由4k×8的ROM芯片组成；RAM区为3k×8位，由2k×4的SRAM芯片和1k×4的SRAM芯片组成。ROM区地址从0开始，SRAM区地址紧随其后。该存储器的地址总线为A15～A0，数据总线为D7～D0，控制信号包括WR/和MREQ。 **知识点解析：** 1. **地址空间分配：** - ROM区：容量4k×8位，地址范围0000H~0FFFH。 - RAM区分为两部分： - RAM1区：2k×8位，地址范围1000H~17FFH。 - RAM2区：1k×8位，地址范围1800H~1BFFH。 2. **地址译码方案：** - 地址总线A15～A0中的高位部分用于区分ROM区和RAM区。 - 采用3:8译码器进行地址译码，以实现对不同存储区域的选择。 - 用A12、A11、A10作为译码器的输入信号，通过译码器输出信号来选择具体的存储区域。 3. **存储器逻辑图设计：** - 使用了4K×8位的ROM芯片一片、2K×4位的SRAM芯片两片以及1K×4位的SRAM芯片两片。 - 通过位扩展的方式使得SRAM芯片满足8位的数据宽度需求。 - 设计了完整的地址译码逻辑和控制信号电路，确保正确访问各存储区域。 **总结：** 此题主要考察学生对于存储器结构的理解和设计能力，涉及到了地址空间分配、地址译码和存储器逻辑图的设计等多个方面。通过此题的学习，可以帮助学生深入理解存储器的工作原理及其内部组织结构。 --- #### 题目二：全相联Cache分析 **题目背景：** 某计算机系统中采用了全相联Cache，共有6块，每块8个字，主存容量为2^16个字，Cache初始为空。Cache的存取时间为40ns，主存与Cache之间的数据传输时间为1μs。 **知识点解析：** 1. **块表容量计算：** - Cache共有6块，每块的标记位（Tag）和有效位（Valid）组成块表单元。 - 主存容量为2^16个字，每块包含8个字，因此主存共有2^13个块。 - 标记位（Tag）的位数为13位，有效位（Valid）占用1位，因此每个块表单元为14位。 - 块表容量为6×14位。 2. **Cache命中率计算：** - 程序首先访问主存单元20至45，然后重复访问主存单元18至45四次。 - Cache没有命中时，将主存对应块全部读入Cache。 - 第一次读入时发生4次未命中，之后所有访问均命中。 - 命中率为[(26-4)+(26×4)]/(26+26×4)=97%。 3. **存取时间计算：** - 总存取时间为4×1μs+(26+26×4)×40ns=9.3μs。 **总结：** 此题考查学生对全相联Cache工作原理的理解，包括块表容量的计算、命中率计算及存取时间的计算等内容。这些知识点有助于加深学生对Cache存储层次结构的认识。 --- #### 题目三：段页式虚拟存储器分析 **题目背景：** 某计算机采用段页式虚拟存储器，虚拟地址为32位，每个段最多可以有1K页，每页大小为16K字，主存容量为64M字。 **知识点解析：** 1. **虚拟存储器容量计算：** - 虚拟地址为32位，因此虚拟存储器的容量为2^32字=4G字。 2. **逻辑地址和物理地址格式：** - 每个段最多可以有1K页，1K=2^10，因此逻辑页号为10位。 - 每页大小为16K字，16K=2^14，因此页内地址为14位。 - 虚拟地址的段号位数为32-10-14=8位。 - 物理地址为26位，其中页号为12位，页内地址为14位。 3. **段表和页表长度：** - 段号为8位，段表长度为2^8行，每行包括物理地址26位和其他控制信息。 - 页号为10位，每段页表长度为2^10行，每行包括物理页号12位和其他控制信息。 - 段表长度为2^8×4字节。 - 页表总长度不超过2^19字节。 **总结：** 此题主要考察学生对段页式虚拟存储器的理解，包括虚拟存储器容量计算、逻辑地址和物理地址格式分析、段表和页表长度计算等内容。这些知识点对于理解和设计复杂的内存管理系统至关重要。 --- #### 题目四：指令系统的编码设计 **题目背景：** 某计算机指令系统中共有50条指令。 **知识点解析：** 1. **固定长度编码方式的操作码长度计算：** - 固定长度编码方式下，50条指令至少需要log2(50)≈5.64位，通常取最接近且较大的整数位，即6位。 - 操作码的编码范围为000000至110011。 2. **不等长编码方式的操作码平均长度计算：** - 10条常用指令的概率为90%，剩余40条指令的概率为10%。 - 10条常用指令采用4位编码表示，即0000至1001。 - 剩余40条指令采用7位编码表示，即1010000至1101111。 - 平均长度=(10×4+40×7)/50=6.4位。 3. **增加指令后的操作码设计与平均长度计算：** - 若后续产品中需增加50条指令，总共则有100条指令。 - 固定长度编码方式下，100条指令至少需要log2(100)≈6.64位，取最接近且较大的整数位，即7位。 - 操作码的编码范围为0000000至1100111。 - 平均长度为7位。 **总结：** 此题主要考查学生对于指令系统编码设计的理解，包括固定长度编码方式、不等长编码方式下的操作码长度计算等内容。这些知识点对于优化指令集架构、提高计算机系统的性能具有重要意义。

计算机组成原理与体系结构课程设计主要涵盖了对基本模型计算机的深入理解、指令执行流程的学习、微程序控制器设计、计算机部件单元电路的集成以及微程序编写和调试等方面的内容。通过对这些课程设计的实践，学生能够全面掌握计算机整机概念，并深入理解微程序控制方式计算机的设计方法。 在实验目的方面，学生需要理解基本模型计算机的功能和组成知识，学习计算机指令执行流程，掌握微程序控制器设计方法和LPM_ROM配置技术。在此基础上，学生应能够将单元电路组合成系统，定义和编写五条机器指令对应的微程序，并通过上机调试来掌握微程序设计方法和编写二进制微指令代码表。 实验原理部分指出，在部件实验过程中，各部件单元的控制信号是人工模拟产生的，而在微过程控制下，这些信号将自动产生，实现特定功能。数据通路的控制由微程序控制器完成，一条机器指令对应一个微程序。此外，课程设计还详细介绍了指令格式、数据通路框图的设计、24位微代码定义以及A、B、C字段的功能说明。例如，指令格式采用寄存器直接寻址方式，指令格式定义了操作码、源寄存器和目的寄存器。同时，对微程序流程图的绘制和微地址的设定也提出了要求。 本课程设计还涉及到三个控制台操作微程序的编写，这些微程序用于向RAM装入程序和数据、检查数据是否正确写入以及启动程序执行。实验中还包括24位微代码中各信号功能的介绍，如微地址输出信号、ALU操作选择信号、进位标志信号、存储器读写信号等。这些信号对于理解微程序控制器输出的控制信号及控制方式至关重要。 课程设计中还强调了微程序流程图绘制的重要性和绘制方法。在微程序设计完毕后，每条微指令需要进行代码化，而微地址通常使用八进制表示。通过这些实验内容的学习和实践，学生不仅能够理解计算机的工作原理和组成，还能够掌握计算机体系结构设计的实践技能。

【北航计组实验代码、电路（一）】是一个针对计算机组织与结构（计组）课程的实验资源包，包含了Logisim、MIPS和Verilog等关键工具和语言的相关代码与电路设计。这个资源包对于学习计算机硬件基础、理解指令系统以及数字逻辑设计的学生来说是非常有价值的。 1. **Logisim**：Logisim是一款开源的电路模拟软件，广泛用于教育领域，特别是在计算机科学和电子工程的入门课程中。通过Logisim，学生可以构建和模拟数字逻辑电路，如AND、OR、NOT门，以及更复杂的组合和时序逻辑电路。它提供了直观的图形界面，使得初学者能够轻松理解和设计二进制逻辑运算器、加法器、寄存器、触发器等基本组件。 2. **MIPS**：MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集计算机（RISC）架构，常在计算机体系结构教学中作为实例进行研究。在这个实验中，可能涉及到MIPS汇编语言编程，让学生理解计算机如何执行指令，以及如何编写简单的程序。通过MIPS，学生可以学习到寄存器操作、寻址模式、分支和跳转指令等概念。 3. **Verilog**：Verilog是一种硬件描述语言（HDL），用于描述数字系统的结构和行为。在计组实验中，Verilog被用来设计和验证数字电路，如微处理器、内存系统和接口逻辑。学生可以使用Verilog来创建模块化的电路设计，然后通过仿真验证其功能正确性，为实际的FPGA或ASIC实现打下基础。 这个压缩包中的资源很可能是为了帮助学生完成一系列实验任务，涵盖了从逻辑门级别的电路设计到高级的处理器架构模拟。通过这些实验，学生不仅可以巩固理论知识，还能获得动手实践的经验，这对于理解计算机底层工作原理至关重要。同时，这个资源包的可用性和实用性得到了使用者的肯定，表明其内容全面且易于上手，对于有需求的人来说是一份宝贵的资料。

1. 通过补充缺失代码，完成一个 5 条指令单周期 CPU 的设计与验证； 2. 通过调试并修正已有实现中的错误，完成一个 20 条指令单周期 CPU 的设计与验证； 3. 在已实现的单周期 CPU 基础上，设计一个不考虑相关引发的冲突的单发射五级 CPU，并进行仿真和验证。 软件：vivado 语言：veilog

【实验名称】：基本模型机的设计与实现 【实验目的】： 1. 通过本次实验，学生能够深入了解基本模型计算机的结构与工作原理。 2. 学习并掌握不同类型指令的执行流程，包括算术、逻辑操作等。 3. 学习微程序控制器的设计方法，了解如何配置LPM_ROM（局部程序存储器）。 4. 将单一的电路单元组合成完整系统，构建一个基础的模型计算机。 5. 定义并编写五条机器指令对应的微程序，通过实际运行和调试，增强对计算机整机概念的理解。 6. 掌握微程序设计技术，包括二进制微指令代码表的编写，以及微程序控制方式的计算机设计方法。 【实验原理】： 1. 在这个实验中，计算机的数据通路控制由微程序控制器负责，使得各个部件单元能够在微指令序列的指导下自动执行任务。一条机器指令的执行从取指令开始到指令执行结束，由一系列微指令组成，即一个微程序。 2. 数据通路框图展示了系统的主要组成部分，虽然模型机未包含R1和R2寄存器，但实际实现中会包含这两个寄存器。 3. 24位微代码定义了微指令的结构，包括微地址输出信号、ALU操作选择信号、ALU操作方式选择信号、进位信号、存储器控制信号以及总线选择信号。 【实验步骤】： 1. 设计指令：参考ALU功能表，制定出五条指令，并绘制微程序流程图，明确每一步的操作。 2. 配置存储器：根据自定义的指令，修改实验示例中的ROM文件，以支持新指令的执行。同时，可能需要调整RAM中的数据以配合指令的执行需求。 3. 编译工程：确保所有设计无误后，编译工程文件，生成可下载到实验设备的程序。 4. 执行程序：下载程序后，通过实验设备运行和调试，观察并验证指令执行的正确性。 【微代码字段解释】： - 微地址信号（uA5-uA0）：确定下一条要执行的微指令的地址。 - ALU操作选择信号（S3, S2, S1, S0）：用于选择ALU进行的16种算术或逻辑运算之一。 - 操作方式选择信号（M）：区分算术操作（M=0）和逻辑操作（M=1）。 - 进位信号（/Cn）：指示ALU运算时是否存在进位。 - 存储器控制信号（WE）：控制RAM的读写操作。 - 总线选通信号（A9, A8）：译码后产生对不同单元的选通控制。 - 输入和输出选择信号（A字段，B字段）：分别用于选择输入和输出总线连接的单元。 - 分支判断测试信号（C字段）：用于条件跳转和其他控制流程。 通过这次实验，学生不仅能学习到计算机硬件的基本组成，还能亲身体验从指令设计到硬件控制的整个过程，这对于理解和设计更复杂的计算机系统具有重要意义。

HIT计组 CISC大作业 本资源摘要信息是关于计算机组成原理的课程报告，主题是复杂模型机设计实验。该报告涉及到计算机组成原理的多个方面，包括处理器功能、指令系统、数据寻址方式和微程序设计等。 1. 处理器功能及指令系统定义 模型机规定采用无符号数表示数据，字长为８位，8 位全用来表示数据（最高位不表示符号），数值表示范围是： 0≤X≤28－1。指令系统共有 15 条基本指令，包括运算类指令、控制转移类指令和数据传送类指令。运算类指令包含三种运算，算术运算、逻辑运算和移位运算，设计有 6 条运算类指令，分别为：ADD、AND、INC、SUB、OR、RR。控制转移类指令有三条 HLT、JMP、BZC，用以控制程序的分支和转移。数据传送类指令有 IN、OUT、MOV、LDI、LAD、STA 共 6 条，用以完成寄存器和寄存器、寄存器和 I/O、寄存器和存储器之间的数据交换。 2. 指令格式 所有单字节指令（ADD、AND、INC、SUB、OR、RR、HLT 和 MOV）格式如下：其中，OP-CODE 为操作码，RS 为源寄存器，RD 为目的寄存器。IN 和 OUT 的指令格式为：其中括号中的 1 表示指令的第一字节，2 表示指令的第二字节，OP-CODE 为操作码，RS 为源寄存器，RD 为目的寄存器，P 为 I/O 端口号，占用一个字节。LDI 指令为立即寻址，LAD、STA、JMP 和 BZC 指令均具备直接、间接、变址和相对寻址能力。 3. 数据寻址方式 系统设计五种数据寻址方式，即立即、直接、间接、变址和相对寻址。LDI 指令为立即寻址，LAD、STA、JMP 和 BZC 指令均具备直接、间接、变址和相对寻址能力。 4. 微程序设计 微程序设计结合 TDX—CMX 实验系统复杂模型机结构，给出微程序流程图和二进制代码表。微程序二进制代码表如下： 地址 十六进制表示高五位 S3-S0A 字段 B 字段 C 字段 UA5-UA0 0000 00 010000000000000000000000010100 6D 430000000001101101010000110310 ... 本资源摘要信息对计算机组成原理的相关知识点进行了详细的解释和分析，为读者提供了详细的参考资料和学习资源。

一. 实验目的：通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实 现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。 二. 实验内容 1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心 部件组成的系统。 4. 将指令序列存入存储器，然后分析指令执行流程。

计组头歌实验：MIPS单周期CPU设计(24条指令)(HUST)1-4关源码

头哥-计算机组成原理实验实验一-logisim：4位快速加法器，circ文件，可以用logisim打开，也可用记事本打开。

有运算器设计的1-11关：复制代码，放进头歌，满分过 本实验使用 Verilog HDL 实现了单周期 54 条 MIPS 指令的 CPU 的设计、前仿真、后仿真和下板调试运行。CPU 可实现 54 条 MIPS 指令。 第1关：8位可控加减法电路设计 第2关：CLA182四位先行进位电路设计 第3关：4位快速加法器设计 第4关：16位快速加法器设计 第5关：32位快速加法器设计 第6关：5位无符号阵列乘法器设计 第7关：6位有符号补码阵列乘法器 第8关：乘法流水线设计 第9关：原码—位乘法器设计 第10关：补码—位乘法器设计 第11关：MIPS运算器设计