锁相环（PLL）是一种广泛应用于射频硬件中的频率合成技术，主要用于实现频率的精确锁定和转换。在设计 PLL 时，低杂散是至关重要的目标，因为杂散信号会污染输出频谱，降低信号质量。本文将深入探讨 PLL 的低杂散设想，包括整数锁相环和小数锁相环的区别，以及如何通过优化设计来减少杂散。 整数锁相环和小数锁相环的主要区别在于分频器的运作方式。整数锁相环的输出频率是鉴相频率的整数倍，这会导致较高的 N 分频值，从而增加相位噪声。相比之下，小数分频锁相环允许非整数倍的频率转换，从而能显著改善相位噪声，但同时也引入了小数分频机制产生的杂散。 小数分频锁相环有两种主要类型：传统小数分频锁相环和小数 Delta Sigma 分频锁相环。传统的小数分频锁相环实际上相当于一阶的小数 Delta Sigma 分频器。小数分频锁相环的杂散主要分为直接杂散和调制杂散。直接杂散出现在输出端，不引起双边带调制，可通过线路匹配、输入参考信号的压摆率、供电滤波和 PCB 设计进行优化。调制杂散则包括串扰杂散和鉴相杂散，串扰杂散可通过优化输入参考压摆率和电源滤波来降低，鉴相杂散主要包括电荷泵泄露杂散和电荷泵导通脉冲杂散。 电荷泵是 PLL 中的关键元件，其性能直接影响杂散水平。如 LMx2595 的电荷泵电流表所示，泄露杂散和导通脉冲杂散的计算公式表明，通过调整相关参数，可以控制杂散幅度。鉴相频率的高低也会影响杂散的类型，例如在 90 到 200MHz 的范围内，脉冲杂散通常是主要因素。 Delta Sigma 小数分频架构引入的杂散问题，可以通过理解一阶调制器的工作原理来解决。累加器在时钟驱动下改变分频比，产生的相位差信号呈现周期性的锯齿波形状，导致带内仍有部分杂散成分无法被环路滤波器完全消除。为降低小数分频杂散，可以考虑优化分频比的选择，避免靠近整数边界，例如对于分母为 100 的情况，最坏的情况是 1/100 和 99/100，因此选择远离这些分数的分频比是明智的。 模拟补偿在降低杂散方面也起着关键作用。在某些设备中，可以通过调整相位检测器的延迟或注入噪声来优化杂散性能。然而，即使如此，设计者仍需密切关注实际测量结果，以确保理论计算与实际表现的一致性。 实现 PLL 的低杂散设想需要综合考虑锁相环的各个组件，包括分频器类型、电荷泵设计、Delta Sigma 结构的应用以及分频比的选择。通过精细的设计和优化，可以有效地减少杂散，提高 PLL 输出信号的质量和纯净度。

The fundamental design concepts for phase-locked loops implemented with integrated circuits are outlined. The necessary equations required to evaluate the basic loop performance are given in conjunction with a brief design example.

### 锁相环（PLL）基础设计概念 #### 摘要 本文档提供了一种通过集成电路上实现的锁相环（Phase-Locked Loop, PLL）的基本设计概念概述。文档详细介绍了评估基本环路性能所需的必要方程，并结合一个简短的设计示例进行讲解。 #### 引言 本文档旨在为电子系统设计者提供必要的工具，以便能够设计和评估使用集成电路配置的相位锁定环(PLL)。大多数PLL设计问题都可以通过拉普拉斯变换技术来解决。因此，在文档中包含了一个简短的拉普拉斯变换回顾部分，以便与读者建立共同的理解基础。由于本文档的侧重点在于实际应用，因此所有的理论推导都被省略了，以便简化并明确内容。对于希望深入研究理论方面的读者，文档末尾提供了一份参考文献列表。 #### 参数定义 拉普拉斯变换允许将系统的时域响应\( f(t) \)表示为复数域中的\( F(s) \)形式。这种表示包含了瞬态响应和稳态响应两个方面，因此能够全面考虑系统的各种工作条件。拉普拉斯变换的有效性仅限于正实时间线性的参数；因此，对于包含线性和非线性函数的PLL而言，其适用性需要得到合理化解释。在《相位锁定技术》第三章中给出了这种解释的证明[1]。 图1中的参数被定义，并将在整个文档中使用。 **图1. 反馈系统** \[ \begin{align*} \theta_i(s) &\quad\text{相位输入}\\ \theta_e(s) &\quad\text{相位误差}\\ \theta_o(s) &\quad\text{输出相位}\\ G(s) &\quad\text{前向传输函数的乘积}\\ H(s) &\quad\text{反馈传输函数的乘积} \end{align*} \] 利用伺服理论，可以得出以下关系式： \[ \begin{align*} \theta_e(s) &= \frac{\theta_i(s)}{1 + G(s)H(s)} \\ \theta_o(s) &= \frac{G(s)\theta_i(s)}{1 + G(s)H(s)} \end{align*} \] 这些参数与PLL的功能如图2所示。 **图2. 相位锁定环** \[ \begin{align*} f_i &\quad\text{输入频率}\\ \theta_i(s) &\quad\text{相位输入}\\ \text{相位检测器} &\\ \theta_o(s) &\quad\text{输出相位}\\ \text{可编程计数器}(\div N) &\\ \theta_e(s) &\quad\text{相位误差}\\ \text{滤波器} &\\ \text{压控振荡器/压控调制器 (VCO/VCM)} &\\ f_o &\quad\text{输出频率}\\ \theta_o(s)/N &\\ f_o &\quad\text{输出频率}\\ N &\quad\text{分频比} \end{align*} \] #### 设计原理 PLL是一种控制系统，用于保持两个信号之间的相位差或频率差为恒定值。PLL主要由三个组件组成：相位检测器、滤波器以及压控振荡器（VCO）/压控调制器（VCM）。PLL的工作原理是通过比较输入信号与内部产生的参考信号之间的相位差，然后调整VCO的频率以减小这个相位差。 **1. 相位检测器：** 它接收输入信号和VCO输出信号，计算它们之间的相位差，并产生相应的控制电压。 **2. 滤波器：** 这部分通常是一个低通滤波器，用于平滑相位检测器输出的控制电压，滤除高频噪声成分。 **3. 压控振荡器/压控调制器 (VCO/VCM)：** VCO根据从滤波器接收到的控制电压改变其输出频率，从而调整与输入信号的相位差。当达到锁定状态时，输入信号与VCO输出信号之间的相位差保持恒定。 #### 设计过程 PLL的设计主要包括选择合适的元件和参数，以确保PLL能够稳定工作，并具有良好的性能指标。设计过程通常包括以下几个步骤： 1. **确定工作范围：** 需要确定PLL预期工作的频率范围。 2. **选择相位检测器：** 根据系统要求选择合适的相位检测器类型。 3. **设计滤波器：** 滤波器的设计对于PLL的稳定性至关重要。需要考虑滤波器的带宽和阶次。 4. **选择VCO：** VCO的选择取决于所需的频率范围和性能要求。 5. **稳定性分析：** 使用闭环稳定性分析方法（如Nyquist稳定判据或Bode图）来验证设计的稳定性。 6. **性能评估：** 对设计好的PLL进行仿真或实验测试，评估其性能指标，如锁定时间、相位噪声等。 7. **优化：** 根据性能评估结果对设计进行调整优化。 #### 结论 本文档提供了PLL设计的基础知识，涵盖了关键组件的作用、设计流程以及评估方法。通过理解这些概念，电子系统设计者可以更好地掌握PLL的设计和应用，确保所设计的PLL系统既高效又稳定。 ### 参考文献 1. Gardner, Floyd M., *Phase Lock Techniques*, 3rd Edition, Wiley-Interscience, 2005. 以上内容总结了Motorola的PLL教材中关于PLL的基本设计概念及其应用。通过对这些概念的理解，可以帮助设计者更好地进行PLL的设计与优化工作。

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锁相环(PLL)相位噪声仿真的全过程，涵盖从理论基础到具体实施步骤。首先推荐了两本重要参考资料《PLL PHASE NOISE ANALYSIS》和《射频微电子》，为后续操作提供坚实的理论支撑。接着阐述了PLL内部不同模块如VCO、分频器等产生的噪声及其传递函数，并提供了具体的MATLAB实现代码片段。对于关键的数据处理部分，文中讲解了如何利用Cadence进行瞬态仿真获取相位噪声数据并导出为CSV格式，再借助Python清理异常值，确保数据准确性。最后强调了一些容易被忽视但至关重要的细节，例如单位转换、噪声源屏蔽等，帮助读者避免常见的错误。 适合人群：对锁相环相位噪声仿真感兴趣的科研工作者、工程技术人员及高校相关专业师生。 使用场景及目标：①掌握PLL相位噪声的基本概念和理论知识；②学会使用MATLAB搭建PLL相位噪声模型；③能够独立完成从Cadence提取数据到最终仿真的全流程操作。 其他说明：本文不仅提供了详细的理论指导和技术支持，还分享了许多实用的经验技巧，有助于提高仿真精度和效率。

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CD4046锁相环构成的FM调制电路 CD4046锁相环的应用示例

内容概要：本文详细介绍了锁相环（PLL）的MATLAB和Simulink仿真方法，涵盖三个主要方面：相位噪声拟合、稳定性和小数分频建模。首先，作者分享了多个版本的相位噪声拟合仿真代码，展示了如何将实测数据应用于经典三阶PLL模型中，确保拟合精度。其次，通过绘制伯德图进行稳定性分析，强调了环路带宽和相位裕度的重要性。最后，针对2.4GHz的小数分频PLL，利用Simulink实现了Delta-Sigma调制器配置，讨论了过采样率和电荷泵电流对性能的影响。所有代码均经过实际项目验证，具有很高的实用价值。 适合人群：从事射频电路设计、通信系统开发的技术人员，尤其是需要深入了解PLL特性的工程师。 使用场景及目标：①掌握PLL相位噪声建模的方法和技术细节；②学会通过伯德图评估PLL系统的稳定性；③熟悉小数分频PLL的设计与优化技巧。 其他说明：文中提供的代码和模型不仅适用于理论研究，还能直接应用于实际工程项目中。建议读者在实践中不断调整参数，以获得最佳仿真效果。

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