### DesignWare Cores PCIe 参考手册概述 #### 核心概念：PCI Express (PCIe) PCI Express（简称PCIe）是一种高速串行计算机扩展总线标准，它被设计为替代传统的并行总线架构，如PCI、PCI-X等。PCIe支持更高的传输速度和更好的错误检测与纠正能力，使得其在现代计算机系统中成为主流接口标准。 #### 核心组件： - **Dual Mode (DM) Core**：双模核心支持两种不同的操作模式：Root Complex (RC) 和 End Point (EP)，能够根据系统需求灵活切换工作模式。 - **Root Complex (RC) Core**：作为PCIe体系结构中的根节点，RC Core负责管理整个PCIe结构，并且通常是连接到CPU或北桥芯片。 - **End Point (EP) Core**：EP Core是PCIe结构中的终端设备，例如显卡、网络适配器等。这些设备通常只向其直接上层发送数据。 - **Switch (SW) Core**：SW Core允许在一个PCIe结构中实现多路径通信，通过提供多个端口之间的数据交换来增加系统的灵活性和可扩展性。 - **AHB Bridge Module**：AHB（Advanced High-performance Bus）桥接模块用于将PCIe协议的数据包转换为适合AHB总线的数据格式。 - **AXI Bridge Module**：AXI（Advanced eXtensible Interface）桥接模块则用于处理与AXI兼容的系统之间的数据交换。 #### 版权声明与专有信息 本手册包含的所有软件和文档均为Synopsys, Inc.的机密和专有信息。任何未经授权的复制、传播或翻译行为都是被禁止的。用户在使用过程中需严格遵守许可证协议中的条款。 #### 目的地控制声明 本出版物中包含的所有技术数据均受到美国出口管制法律的约束。向非美国公民披露这些数据违反了美国法律。读者有责任确定适用的规定并遵守它们。 #### 免责声明 Synopsys, Inc.及其许可人对于本材料不做任何形式的明示或暗示的保证，包括但不限于对适销性和适用于特定目的的默示保证。 #### 注册商标 - Synopsys - AMPS - Cadabra - CATS - CRITIC - CSim - Design Compiler - DesignPower - DesignWare - EPIC - Formality - HSIM - HSPICE - iN-Phase - in-Sync - Leda - MAST - ModelTools - NanoSim - OpenVera - PathMill - Photolynx - Physical Compiler - PrimeTime - SiVL - SNUG - SolvNet - System Compiler - TetraMAX - VCS - Vera #### 商标 - Active Parasitics - AFGen - Apollo - Astro - Astro-Rail - Astro-Xtalk - Aurora - AvanTestchip - AvanWaves - BOA - BRT - ChipPlanner - Circuit Analysis - Columbia - Columbia-CE - Comet 3D - Cosmos - CosmosEnterprise - CosmosLE - CosmosScope #### 核心功能解析 - **Dual Mode (DM) Core**：这种核心能够适应多种应用场景，既可以作为根节点也可以作为终端设备。这种灵活性有助于在不同类型的系统中实现更高效的数据传输和资源分配。 - **Root Complex (RC) Core**：RC Core是PCIe架构的核心组成部分，负责初始化和配置PCIe链路，并管理所有下级设备的交互。它通常连接到处理器或北桥芯片，作为整个PCIe结构的“大脑”。 - **End Point (EP) Core**：EP Core代表PCIe结构中的外围设备，例如显卡、网络适配器等。它们负责处理来自上层设备的数据请求，并将结果返回给发送方。 - **Switch (SW) Core**：SW Core允许构建复杂的PCIe网络拓扑，通过添加更多的端口来提高系统的可扩展性和性能。这种核心可以被用作高性能计算集群中的关键组件之一。 - **AHB Bridge Module**：AHB桥接模块主要用于将PCIe数据包转换为AHB总线格式，以便与其他AHB兼容的设备进行通信。这对于集成PCIe设备到使用AHB总线的传统系统中尤为重要。 - **AXI Bridge Module**：与AHB桥接模块类似，AXI桥接模块负责将PCIe数据包转换为AXI总线格式，便于与其他AXI兼容的设备进行通信。AXI总线因其高性能而被广泛应用于许多现代计算系统中。 #### 结论 DesignWare Cores PCIe参考手册提供了关于PCI Express技术的关键信息和技术细节，涵盖了从核心组件到桥接模块等多个方面。通过对这些核心概念的理解，开发者可以更好地利用PCIe技术的优势来设计高性能的计算系统。无论是用于服务器、工作站还是嵌入式系统，PCIe都已成为现代计算平台不可或缺的一部分。

内容概要：本文档详细介绍了由Synopsys公司开发的DesignWare Cores DDR5/4 内存控制器的数据手册。内容涵盖了产品的概述、特性（如性能特性、功耗节省功能）、时钟与复位要求、支持的标准、系统接口及地址映射等内容。特别提及了DDR4与DDR5特有的功能及其编程方法，以及针对关键命令和操作的解释和编程指导。还讨论了故障检测机制，诸如致命的CA奇偶校验错误及其处理方式。 适合人群：硬件设计人员、嵌入式系统开发者、内存子系统的工程师和技术负责人。对于需要深入了解DDR4/DDR5内存控制器设计和应用的人士尤其有价值。 使用场景及目标：本文档可用于帮助用户全面理解DesignWare DDR内存控制器的操作流程与参数设置，为正确地集成并优化控制器到具体项目提供了详尽的技术参考和支持。目标是确保在实际应用场景中充分发挥内存控制器的优势，实现高效的存储管理和访问速度。 阅读建议：由于涉及众多技术细节与专业术语，在阅读过程中可能需要对照提供的附录章节进行进一步理解和研究。建议读者结合具体的实验环境逐步验证所学到的概念和方法论，尤其是关于初始化序列部分。

Quartus ii 9.0 以后的版本都可以用的IP包

VHDL / Verilog IP内核存储库 我们喜欢开源代码，也喜欢VHDL / Verilog。 该存储库包含大约860个免费的开源VHDL / Verilog IP内核。 使用已从opencores.org仔细“清除”了所有这些内核。 可以从获得整个仓库的很酷的可搜索索引。 可以通过方便地仅下载您感兴趣的分支来独立地获取核心。这些是可用的分支： library_random_number_generator_library library_funbase_ip_library library_mitrion_virtual_processor_starter_kit library_real-time_clock library_robot_control_library library_fixed_extensions library_gh_vhdl_library lib

开发前端App最先需要被实现的功能是：与本地主机上已经布置在IIS服务上的后端数据实现跨域(Cores)交互操作，这也是前端App作为前端工程性项目存在的根本意义和需求，因此需要首先对上一章中示例：22-09-24-04_uniAppVue3(初识HbuilderX之前移动前端App开发)进行重构，把网络后端数据实现跨域(Cores)交互实现重构为本地主机数据实现跨域(Cores)交互实现。 uin-app的vue视图页面中所包含的内置标签极少，为了页面的渲染显示需要开发者通过遵循自定义组件的方式，把组件实例化为自定义标签，添加到指定的vue视图页面中，从而实现vue视图以多种形式对绑定的数据进行渲染显示。 实际上及其相关标签，uin-app的vue视图页面内置标签中就是存在的，因此如果需要把绑定数据，以table样式渲染显示则需要通过遵循自定义组件的方式来实现，但为了速构建vue视图页面，HbuilderX为我们提供了另外一种好的选择，在项目中大量导入第3方组件，下面将通过“uni-table 表格”和“uni-tag 标签”组件的导入为示例，讲述怎样在项目通过导入第