DDR_PHY_Interface_Specification_v5_1.pdf

DDR3开发必备，内容由标准的英文版本翻译而来，对开发DDR3 DRAM的开发者由很大的帮助。DDR3属于SDRAM家族的存储器产bai品，提供相较于DDR2 SDRAM更高的运行性能与更低的du电压，是DDR2 SDRAM（四倍数据率同步动态随机存取存储器）的后继者（增加至八倍）。

**重要提醒: 解读已更新到v2, 最后更新时间22021-7-11 161631** 此文档对于JESD标准LPDDR4做中文解读，轻松理解LPDDR4标准。 为何有此文档? > 笔者曾经在dram领域摸爬滚打数年，深深感受到spec标准文档的理解直接影响到dram知识技术的认知和层次，理解spec文档将极大提高dram水平。数年经验化成一篇解读，不要让时间浪费在不断地寻找spec标准含义的过程中，而是站在经验者之上更上一层楼！ 祝每个看过此文档的人都可以为"被某国打压的dram技术"增加技术储备！ 解读示例: 1 Byte Mode: 什么是Byte Mode? > 顾名思义，是字节模式。标准的LP4是x16, 即双字节，Byte Mode即是x8, 2个x8组 成标准的x16. 有人有疑惑: 为什么要搞这样的模式?标准都是x16不挺好吗？ > 为高容量颗粒而做. x8只占8根数据线，可以组2颗成x16，这样就会比x16做的容 量更大。 2 CK_t和CK_c代表什么? > CK_t: CK True, 代表差分信号的正极性clock, 也就是"真"clock/主clock; CK_c: CK Complement, 代表差分clock的负极clock. 3 CKE和CK的区别： > CKE是指dram clock时钟 enable与否，注意它和上面的CK有本质区别，CKE可以 理解为是颗粒侧的时钟，但CK是controller和dram交互的时钟。 CK如果没有了，CKE没有意义。但CK如果有，CKE可有可无。 CKE拉低，颗粒进入power down模式，可以节省功耗。 4 ZQ为什么一般是240欧姆呢? > 因为一般dram都是通过并联电阻实现设置为指定的电阻值，一般工业级的电阻值 是34, 40, 60, 80, 120欧姆，取最小公倍数，即240欧姆! ......还有更多... ** 本文档不仅仅是LP4 spec标准文档，而是spec的注释解读 ** ** 翻译成中文? 当然不是翻译, 翻译放到网站上随便都可以翻译出来，此文是带着理解的解读! 深挖spec内部的原理，让您事半功倍！不要被spec卡住您的前途！ ** 因为解读是注释，即文中黄色或绿色下划线的注解，试读看不到，正在想方法如何显示给大家看。 ** 行业标准： 作者有数年spec经验. ** 专业: 数年dram问题debug，spec解读专业到位。 ** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！ ** 更新: 不定期进行文档更新，保证每读一遍都有不一样的感受。 ** 再次提醒: 试读看到的是标准LP4 spec, 批注注释才是本文档的价值所在!! 千万不要以为仅仅是LP4 spec!!

三星 LDDR3 规格书

内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM

DREAM Development Software full setup of new SamVS-C V5.0xx including all libraries and documentations

瑞芯微DDR验证注意

DDR4 SDRAM SODIMM Design Specification, DDR4笔记本内存条jedec标准设计规范

本规范定义了3DS DDR4 SDRAM规格，包括特性、功能、AC和DC特性、封装和球/信号分配。本规范的目的是定义符合8 Gbit至128 Gbit的x4、x8 3DS DDR4 SDRAM器件的最低要求集。本标准是基于JESD79-4 DDR4 SDRAM规范创建的。考虑了3DS DDR4 SDRAM操作变化的每个方面。

RAM工艺节点晶体管在功率和DRAM容量方面的缩放比例使DRAM单元对干扰或瞬态故障更加敏感。 如果按精心操纵的顺序（例如Rowhammer）施加外部应力，则此灵敏度将变得更差。 与Rowhammer相关的论文是在JEDEC之外撰写的，但是这些论文中使用的某些假设并不能很清楚或正确地解释问题，因此业内对此知识的理解还不够准确。 该出版物定义了该问题，并建议采取以下缓解措施来解决整个DRAM行业或学术界的此类担忧。