RTL 8188C_8188E_8192C_8192E_8811A_8812A_8723B 网卡驱动,USB网卡驱动程序，包括LINUX，MacOS，BT Windows等。
2022-01-12 09:01:02
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最近一个项目需要做I2C的slave，在opencores.org上面找到了一个I2C的代码，不过是master的。
下载来看看，发现里面有一个I2C slave的行为级代码。
于是自己根据这个代码改写了一个I2C slave RTL的代码，并修改了原来那个设计的testbench，将rtl的Slave替换了原来的behavior的Slave，在modelsim里面作了前仿，完全通过。还有一个myram.v文件，是一个register file，和slave相连，存储数据用的。
用synplify做综合，使用x3s400-4的器件，占用LUT<100，速度接近200MHz。性能比较优化。
代码做了详尽的注释，语言采用verilog，并且写了仿真的脚本。解压了直接运行simbehav.bat就可以了。如果modelsim安装的时候注册了环境变量（path），脚本调用modelsim，输入run -all即可看到仿真结果。
虽然不是很复杂，不过对于广大需要做I2C的RTL slave的工程师来说，还是很有参考价值的。
1、 设计流程
将I2C slave的行为模型改为rtl模型。
进行等效仿真，直到波形一致，通过timing check，数据正确。
再进行rtl优化设计
2、 注意要点
a) 时钟的设计
b) 对于restart condition的时序是否正确
c)
3、 进度
a) 11-12：initial状态的bitcnt不对，需要认真比对/设计
b) 11-13：initial基本解决(sda_in的问题)。Sda三态冲突，原因不明。比对原设计
c) 11-14：sda三态冲突解决，原因为sda在初始化时没有将sda_oen赋值（由sm赋值，但是sm没有做async reset）。同时注意verilog的大小写敏感。
d) 11-15：仿真出现错误：read出来的数据非期望值。写入逻辑完全正确。Read时由于sda_oe在sm中有一个cycle_pulse的延迟，导致了mem_do[7]串行移出时错位。在更改了sm的代码风格后再研究解决方法。
e) 11-16：仿真完全匹配波形。计划：优化结构，提高稳定性sm改为每个时钟打一下。
关于I2C的SDA三态转换：
Master在发送完第8个bit后随后将sda释放（posedge后大概1/4 scl周期），此时slave需要在第九个bit对应的scl的posedge拉低sda。
2022-01-06 13:20:09
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erilog RTL代码新手上路教程.pdf
Verilog RTL代码新手上路教程.pdf
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2012-12-25 17:28 上传 点击文件名下载附件
【新手教程】Verilog RTL代码新手上路教程.pdf
2021-12-12 14:12:59
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阿卡斯DECC
Acarsdec是具有内置rtl_sdr，airspy前端或sdrplay设备的多通道acars解码器。 从3.0开始，它附带一个数据库后端：acarsserv用于存储收到的acars消息。 （请参阅下面的acarsserv章节）。
特征 ：
最多同时解码8个通道
错误检测与纠正
通过或或软件定义的无线电（SDR）输入
通过UDP以平面绘图仪或acarsserv格式记录数据，以存储在sqlite数据库或JSON中以进行自定义处理。
通过库对ARINC-622 ATS应用程序（ADS-C，CPDLC）进行
多通道解码对于RTLSDR加密狗，AIRspy和SDRplay设备等宽带设备特别有用。 它允许用户使用成本非常低的硬件直接直接监视多达8个不同的频率。
用法
acarsdec [-v] [-o lv] [-t时间] [-A] [-n | N | j ipaddr：po
2021-12-10 08:38:27
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详细论述了HPGL2及RTL语言编程技术，非常实用的资料！
第 1 章 HP-GL/ 2 介绍
第 2 章 绘图概念
第 3 章 高效程序设计指南
第 4 章 配置与状态组
第 5 章 向量组
第 6 章 多边形组
第 7 章 直线及其填充属性组
第 8 章 字符组
第 9 章 技术图形扩充
第 10 章 调色板扩充
第 11 章 双重环境扩充
第 12 章 数字化扩充
第 13 章 用 HP RTL 语言编程
第 14 章 HP RTL 的命令详解
2021-12-08 17:49:27
1.49MB
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grwmbus
基于rtl-sdr的无线m-bus接收器（EN 13757-4）
2021-12-02 14:44:24
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摘要：本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和综合结果,两种算法都通过了RTL和网表之间的形式验证。
0 引言
随着 SOC 设计技术的发展，为了使IP 核集成更快速、更方便，缩短进入市场的时间， 迫切需要一种标准的互联方案。CoreConnect 正是在这一背景下为SOC 设计的总线架构。按 照数据访问速度它可分为三层总线，分别是处理器内部总线PLB(Processor Local Bu
2021-12-01 15:50:40
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PlotRTL1090：通过RTL-SDR（dump1090）和MATLAB实现空中交通的3D可视化
2021-11-29 09:32:42
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